DERS ADI

: İLERİ MANTIK TASARIMI

Ders Bilgileri

Ders Kodu Ders Adı Ders Türü D U L AKTS
EED 4521 İLERİ MANTIK TASARIMI SEÇMELİ 4 0 0 6

Dersi Veren Birim

Elektrik - Elektronik Mühendisliği (İngilizce)

Dersin Düzeyi

Lisans

Ders Koordinatörü

PROF. DR. UĞUR ÇAM

Dersi Alan Birimler

Elektrik - Elektronik Mühendisliği (İngilizce)

Dersin Amacı

Dersin amacı ileri düzeyde mantık devrelerinin tasarım ve gerçekleme tekniklerinin tanıtılmasıdır. Velilog donanım tanımlama dili kullanılarak ileri düzeyde mantık devrelerini tasarlanacaktır. İleri düzey optimizasyon ve simulasyon teknikleri tanıtılacaktır. Programlanabilir mantık devreleri (PLD) ve alanda programlanabilir kapı dizileri (FPGA) ile sayısal system tasarımı incelenecektir.

Dersin Öğrenme Kazanımları

1   Senkron ve asenkron mantık devrelerini Verilog donanım tanımlama dili kullarak tasarlayabilme.
2   İleri mantık devrelerini elektronik tasarım otomasyon yazılımlarını kullanarak benzetimlerini yapabilme ve sentezleyebilme.
3   İleri mantık devrelerini programlanabilir mantık devreleri ve alanda programlanabilir kapı dizleri ile tasarlayabilme.
4   Mantık devrelerini optimize edebilme.
5   Mantık devrelerini test edebilme.

Dersin Öğretim Türü

Örgün Öğretim

Dersin Önkoşulu/Önkoşulları

EED 3018 - MİKROİŞLEMCİ SİSTEMLERİ

Ders İçin Önerilen Diğer Hususlar

Yok

Ders İçeriği

Hafta Konular Açıklama
1 Giriş, Sayısal devre tasarım yöntemlerinin gözden geçirilmesi, Gerçekleme teknolojileri.
2 Mantık fonksiyonların en iyi halde gerçekleştirilmesi.
3 Verilog veri tipleri ve operatörleri, Verilog ile mantık devrelerini kapı seviyesi ve RTL modellemesi.
4 Verilog davranış modelleri, sayı gösterimleri, aritmetik devreleri, Aritmetik operatörler.
5 Verilog ile kombinasyonel mantık devre tasarımı.
6 Verilog ile kombinasyonel mantık devre blokları tasarımı.
7 Verilog ile sıralı mantık devreleri tasarımı.
8 Verilog ile sıralı mantık devreleri tasarımı.
9 Mealy ve Moore makinaları, sonlu durum makinaları, durum indirgeme.
10 Verilog ile sonlu durum makinası tasarımı.
11 Verilog ile algoritmik durum makinaları.
12 Verlilog ile anahtar seviyesinde sayısal devre tasarımı.
13 Mantık devrelerinin testleri. Sayısal devrelerde hatalar.
14 Programlanabilir mantık devreleri (PLD) ve alanda programlanabilir kapı dizileri (FPGA) ile sayısal system tasarımı.

Ders İçin Önerilen Kaynaklar

Ana Kaynaklar:
1) Digital System Designs and Practices: Using Verilog HDL and FPGAs, First Edition, Ming-Bo Lin, John Wiley & Sons, 2008.
2) Logic & Computer Design Fundamentals, 5th Edition, M. Morris R. Mano, Charles R. Kime and Tom Martin, Pearson Education, 2016.
3) Logic and Computer Design Fundamentals, 3rd Edition, M. Morris Mano and Charles R. Kime, Pearson Education, 2004
4) Digital Design, First Edition, Frank Vahid, John Wiley and Sons Publishers, 2007.

Yardımcı Kaynaklar:
1) Digital Fundamentals, 11th Edition, Thomas Floyd , Pearson, 2014.
2) Digital Design with an Introduction to the Verilog HDL, 5th Edition, M. Morris R. Mano, Michael D. Ciletti, Pearson Education, 2012.
3) CMOS VLSI Design, 4th Edition, Neil Weste and David Harris, Pearson Education, 2010.

Öğrenme ve Öğretme Yöntemleri

Sunumlar ve ödevler.

Değerlendirme Yöntemleri

SIRA NO KISA KOD UZUN ADI FORMUL
1 VZ Vize
2 OD Ödev
3 FN Final
4 BNS BNS VZ * 0.25 + OD * 0.25 + FN * 0.50
5 BUT Bütünleme Notu
6 BBN Bütünleme Sonu Başarı Notu VZ * 0.25 + OD * 0.25 + BUT * 0.50


Değerlendirme Yöntemlerine İliskin Aciklamalar

Yok

Değerlendirme Kriteri

1,2,3,4 ve 5 numaralı ders öğrenim kazanımları sınav ve ödevlerle değerlendirilecektir.

Dersin Öğretim Dili

İngilizce

Derse İlişkin Politika ve Kurallar

İlan edilecektir.

Dersin Öğretim Üyesi İletişim Bilgileri

Prof. Dr. Uğur Çam
Dokuz Eylül Üniversitesi
Mühendislik Fakültesi
Elektrik-Elektronik Mühendisliği
e-mail:ugur.cam@deu.edu.tr

Ders Öğretim Üyesi Görüşme Gün ve Saatleri

-

Staj Durumu

YOK

İş Yükü Hesaplaması

Etkinlikler Sayısı Süresi (saat) Toplam İş Yükü (saat)
Ders Anlatımı 14 4 56
Haftalık Ders öncesi/sonrası hazırlıklar 14 3 42
Vize Sınavına Hazırlık 1 10 10
Final Sınavına Hazırlık 1 10 10
Ödev Hazırlama 5 6 30
Final Sınavı 1 2 2
Vize Sınavı 1 2 2
TOPLAM İŞ YÜKÜ (saat) 152

Program ve Öğrenme Kazanımları İlişkisi

PK/ÖKPK.1PK.2PK.3PK.4PK.5PK.6PK.7PK.8PK.9PK.10PK.11PK.12PK.13
ÖK.155535223
ÖK.255535223
ÖK.355535223
ÖK.455535223
ÖK.555535223